Samsung показала 3D-транзистори: чипи майбутнього можуть стати майже вдвічі щільнішими

Samsung заявила про технологічний прорив, який потенційно може радикально змінити підхід до виробництва мікросхем. На конференції VLSI Symposium 2026 компанія вперше продемонструвала робочу структуру 3D Stacked FET — транзисторів, розташованих не в класичній площині, а вертикально, один над одним.

Ця концепція виглядає як логічна відповідь на одну з головних проблем сучасної мікроелектроніки: фізичні межі масштабування. Традиційний підхід, коли транзистори просто «ущільнюють» на кремнієвій площині, більше не дає колишнього ефекту. При надмірному зменшенні розмірів зростають витоки струму, електричні перешкоди та енергоспоживання.

Замість подальшого «стискання» компонентів по горизонталі, інженери Samsung запропонували альтернативну архітектуру — вертикальне компонування елементів. Це дозволяє ефективніше використовувати площу кристала і підняти щільність обчислювальних блоків без збільшення фізичних розмірів чипа.

Рекордна щільність і нові матеріали

У межах експериментальної платформи компанія досягла кроку затвора всього 42 нм, що стало новим рекордом для фізично виготовлених логічних транзисторів. Для порівняння, попередній орієнтир галузі становив близько 48 нм.

Важливою частиною технології стали трьохшарові нанолистовидні канали, які забезпечують кращий контроль над потоком електронів. Також Samsung уперше реалізувала пряме вертикальне з’єднання між шарами транзисторів за допомогою технології RBC. Фактично це дозволяє розміщувати логічні елементи один над одним так, ніби вони працюють як єдина система, а не як окремі рівні.

Що це означає для індустрії штучного інтелекту

Найбільший інтерес до таких рішень сьогодні проявляють розробники AI-ускорювачів, серверних процесорів та високопродуктивних обчислювальних систем. У цих сферах навіть невелике збільшення щільності транзисторів може дати суттєвий приріст продуктивності без збільшення енергоспоживання.

За оцінками інженерних команд Samsung, перехід до 3D-архітектури потенційно дозволяє майже подвоїти щільність розміщення транзисторів. У перспективі це може означати до двократного покращення енергоефективності та порівнянний приріст обчислювальної потужності порівняно з традиційним розвитком техпроцесів.

Умовно кажучи, замість того щоб робити чипи «тоншими та щільнішими», індустрія починає будувати їх «у висоту». Такий підхід більше нагадує перехід від одноповерхових будівель до багатоповерхових хмарочосів, де кожен рівень виконує свою функцію, але працює в єдиній архітектурі.

Погляд індустрії: чому це може стати переломним моментом

У професійному середовищі такі рішення сприймаються як один із можливих виходів із «кризи масштабування», коли класичні закони зменшення техпроцесів поступово втрачають ефективність.

Інженерна логіка тут доволі проста: якщо горизонтальне масштабування майже вичерпало себе, потрібно переходити у третій вимір. Саме тому вертикальна інтеграція транзисторів розглядається як один із найперспективніших напрямів розвитку напівпровідникової індустрії на найближчі роки.

Водночас технологія поки що перебуває на стадії демонстрації. Наступні кроки включатимуть створення повноцінних тестових схем, зокрема генераторів сигналів та блоків SRAM-пам’яті. Саме ці етапи покажуть, наскільки стабільною та масштабованою є нова архітектура у реальних умовах виробництва.